文|半导体产业纵横

2011年，英特尔推出商业化的FinFET（鳍式场效晶体管）工艺技术，将FinFET技术应用到了自家的22nm制程工艺上，显著提高了性能并降低了功耗。之后台积电、三星等全球各大厂商陆续跟进，采用 FinFET 技术取得了巨大成功，使得FinFET大放异彩。

之后为了提高晶体管性能并进一步减小面积，FinFET体系结构也进行了持续的改进，从16/14nm开始，FinFET成为了半导体器件的主流选择，成功地推动了数代半导体工艺的发展，并将其扩展到3nm工艺节点，成为全球主流晶圆厂的“不二”之选。

不过，实际上自进入5nm之后FinFET就出现了诸多问题，比如其不断拉高的深度和宽度之比将使得鳍片难以在本身材料内部应力的作用下维持直立形态；随着栅极宽度的进一步缩小，也很难再像过去那样在一个单元内填充多个鳍线；鳍式场效应晶体管的静电问题也会严重制约晶体管性能的进一步提升。修修补补的FinFET终将力不从心，新的架构因此呼之欲出。

Nanosheet

为加快迈入2nm、3nm时代，台积电、三星、英特尔等半导体大厂，不约而同宣布2022或2023年开始将主力架构从FinFET逐渐转移至纳米片(nanosheet)架构。台积电于2022年北美技术论坛上，也正式发表2nm工艺将采用nanosheet晶体管架构，全面提升效能及功耗效率。

什么是nanosheet架构？它与FinFET有何不同？

随着工艺缩小，空间越来越小，鳍的数量也会随之减少，持续提升驱动电流会更困难；而nanosheet架构，就是其中一个被提出讨论的解方。nanosheet架构将垂直的鳍转为水平，透过垂直堆栈nanosheet，实现更大的有效导电通道宽度；再者，栅极360度接触信道的结构，让导电信道被高介电系数的金属栅极围绕，可实现更佳的栅极信道控制，并缩短信道长度。IBM成功研发的2nm技术就是采用nanosheet技术，还有三星3 nm 采用的晶体管架构MBCFET本质上也是nanosheet FET。

从FinFET转变到nanosheet晶体管的过程，就跟当初从平面MOSFET转向FinFET时一样，需要克服许多制程整合上的难题。幸运的是，nanosheet基本上算是FinFET的自然演变，因此许多为FinFET开发和优化的制程模组可以重复使用，这无疑促进了nanosheet被产业界采用。不过，随着未来向更小制程的继续，将要求标准单元内nFET和pFET器件之间的间距更小，而FinFET和Nanosheet的工艺限制n-to-p器件之间的间距。除了Nanosheet，还有一些属于“全栅”类的其它技术选项。为了扩大这些器件的可微缩性，IMEC提出一种创新的架构，称为Forksheet。

Forksheet

Forksheet最早是IMEC在2017年IEDM发表的SRAM微缩研究上出现，在2019年则作为逻辑标准单元的微缩解决方案展示出来。

Forksheet可以理解为Nanosheet的自然延伸，具有超出2nm技术节点的额外缩放和性能。Forksheet的nFET和pFET集成在同一结构中，由介电墙将nFET和pFET隔开。优势在于它有更紧密的n到p的间距，并减少面积缩放。与Nanosheet FET相比，在相同制程下的Forksheet FET电路将更加紧凑。在从平面晶体管到FinFET再到Nanosheet的进化过程中，可以将Forksheet视为下一个发展路径。英特尔早在 2019 年就已经开始探索该技术，并申请了相关专利，IBM同样表示新的晶体管设计最终可以实现 3D、垂直堆叠的 CMOS 架构，与当今最先进的三栅极设计相比，该架构允许增加晶体管数量。但英特尔的专利中将成本、风险和复杂性的限制视为压倒性的困难，目前带来的挑战甚至已经超过潜在的好处。因此Forksheet晶体管何时能够实用化，现在还很难说。

在Forksheet的技术架构上也称不上是完美，在Forksheet的结构中，其栅极没有将沟道完全环绕，因此沟道控制力略有下降。nanosheet结构的环栅在很大程度上改善了对沟道的静电控制。Forksheet则采用了分叉形式的三门结构，在静电控制上有所退步。为了解决Forksheet的静电控制问题，CFET随即诞生。

1nm之后的路：CFET

CFET（Complementary FET），互补场效应晶体管，是一种新型的三维结构晶体管工艺，是在GAAFET工艺基础上改进得到。CFET一般采用Nanosheet结构，将一个p型Nanosheet FET叠加在一个n型Nanosheet FET之上，形成三维晶体管。CFET在4T（Track）轨道单元设计中优于叉片晶体管，使其成为1nm以下逻辑技术节点的极具吸引力的器件架构。

imec在VLSI 2021上介绍的叉片器件架构，将nanosheet晶体管系列扩展到1nm甚至1nm以下的逻辑节点。在叉片器件中，由于减小了n型和p型晶体管之间的间距，因此可以使有效沟道宽度大于传统的全环绕栅极nanosheet器件。这将有利于改善晶体管的驱动电流(或直流性能)。此外，更小的n-p间距可以进一步降低标准单元高度，逐步将标准单元推向4T轨道高度设计，从而使得4条单元内部金属线都能适配标准单元高度。

但是对于4T单元设计和窄至16nm的金属间距来说，即使叉片变得很窄也难以提供所需的性能。这也正是CFET可以发挥作用的地方。在CFET架构中，nMOS和pMOS器件相互堆叠。堆叠从单元高度角度看消除了n-p间距，进一步实现了有效沟道宽度的最大化，进而使驱动电流最大化。还可以借助由此产生的面积增益将轨道高度推至4T及以下。

目前业界正在探索两种可能的集成方案，以实现具有挑战性的nMOS-pMOS垂直堆叠：即单片式和顺序式。单片CFET先生长底部通道，然后沉积中间牺牲层，最后生长顶部沟道；顺序CFET是从底部向上制造元件，利用晶圆键合技术，在顶部覆盖一层半导体层，对顶部元件进行集成，并连接顶栅和底栅。对比来看，两种产品各有优缺点，单片CFET整合流程复杂，但成本较低，顺序CFET整合流程相对简单，但晶圆转移难度高。目前，CFET工艺仍在研究探索过程中，两种制造工艺哪一种更具发展价值尚未定论。

CFET作为1nm以下的发展利器，自然是引得众多业内人士的注意。

台积电表示其代工厂正在评估CFET等工艺技术，以将其当作nanosheet的“接班人”。台积电业务发展副总裁 Kevin Zhang也介绍：“CFET是一个选择，但目前还处于研发阶段，他也不能提供其任何时间表。”

英特尔和IMEC对于全硅基CFET的研究投入极大。近年来，imec报告了在改进单片和顺序CFET的模块和集成步骤方面取得的进展。例如其展示了通过优化关键模块步骤实现的单片集成CFET架构。同期，imec也报告了顺序CFET的逐步改进成果。

然而，全硅基CFET的工艺复杂度高且性能在复杂工艺环境下退化严重。针对这一关键难题，复旦大学微电子学院在近期做出了突破。异质CFET 技术的优势可以利用成熟的后端工艺将新型二维材料集成到硅基芯片上。研发出性能优异的异质 CFET 技术，这种晶圆级硅基二维互补叠层晶体管，可以在相同工艺节点下，实现器件集成密度翻倍，提高性能。也就是说，如果FinFET工艺的芯片由100亿颗晶体管组成，那么采用CFET技术制造的芯片，内部容纳的晶体管数量将能够达到200亿颗，从而实现性能的大幅提升。该成果已经发表在了国际顶尖期刊《自然-电子学》，已经受到了国内外的广泛关注。

尽管CFET的工艺流程非常复杂，也将导致高昂的量产难度和成本，但其在缩小晶体管面积的效果卓越，很可能成为1nm之后的CMOS微缩工艺的解决路径。

总结

作为备受关注的半导体产业，对于制造工艺和晶体管架构一直在不断探索，从传统CMOS到FinFET工艺，到Nanosheet、Forksheet再到CFET，每一代产品都会带来性能改进（通过优化有效沟道宽度）和/或进一步降低逻辑标准单元高度，不断向高端化迈进。短期来看，FinFET仍将是主流的晶体管工艺，受技术壁垒、性价比限制，GAAFET在5nm及以上工艺制程芯片中难以取代FinFET。但长期来看台积电3nm芯片量产，三星、英特尔将跟进，未来3nm及以下工艺制程芯片应用比例将逐步攀升，先进工艺的市场空间将不断增大。

至此，CFET工艺之后，不知是否还会有更先进的工艺不断出现。或许彼时除了晶圆制造技术上须掌握优势外，系统封装整合技术也将成为是半导体产业重要的发展方向。